[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비)

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오늘은 해피캠퍼스에서 발췌한 “[서울시립대] 전자전기컴퓨터설계실험2 / Lab03(예비)” 내용을 정리하여 알려드립니다.

목차

1. Introduction
2. Materials and Methods
3. Prelab
4. Reference

 

본문내용일부

1. Introduction
가. 실험의 목적
Verilog HDL 언어의 기본 사용법을 익히고 디지털 논리회로를 설계하는 여러 가지 방법론을 학습한다. 또한 설계한 로직을 시뮬레이션하기 위한 테스트 벤치의 작성법을 익히고 사용한다.

나. 실험 이론
(1) HDL의 종류
a. Verilog HDL: 미 Cadence사 제품, 유연한 문법
- 1983년 Gateway Design Automation사에서 하드웨어 기술언어인 HiLo와 C언어의 특징을 기반으로 개발하였다.
- 1991년 Cadence Design Systems가 Open Veriog Innternational(OVI)라는 조직을 구성하고 Verilog HDL을 공개했다.
- 1993년 IEEE Working Group이 구성되어 표준화 작업을 진행했다.
- 1995년 12월 IEEE Std. 1364-1995로 표준화 되었다.
- 2001년에 IEEE Std. 1364-2001로 개정되었다.
- 새로운 SystemVerilog가 개발되어 ISEE 표준화를 추진중이다.
- C와 비슷한 Syntax로, 문장 기술이 VHDL보다 간단하다.
- ASIC 개발에 있어서 라이브러리가 충실하다.
- 전세계 기업체의 70% 이상이 사용하는 실질적인 업계 표준이다.

<중 략>

3. Prelab
(1) Verilog HDL과 VHDL의 장단점을 조사하시오.
a. Verilog HDL
- 장점: ① C언어를 기초로 한 문법이며, 기술이 간단하다.
② 문장과 연산자 등이 C언어와 거의 비슷하기 때문에, 배우기가 쉽다.
③ 처음 시뮬레이션용 언어로 만들어졌기 때문에, 시뮬레이션 언어능력이 좋다.
④ 언어체계가 단순하기 때문에 시뮬레이터가 고속이다.
⑤ 검증 정확도가 높으며(설계 도중에 검증이 가능하며 입력신호의 부가, 출력의 관측과 비교가 쉽다. 또한 System Level의 검증이 가능하다.), 디자인 재사용이 가능하다.
⑥ 회로 기능 변경이 용이하고, 라이브러리화를 지원한다.
⑦ 공정 라이브러리에 무관한 설계가 가능하다.
- 단점: ① 현재의 논리 합성은 단상 동기 회로용이다.
② 툴류가 비싸다.
③ ASIC으로는 논리 합성할 수 없는 회로도 있다.

 

참고문헌

서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
M. Morris Mano, Michael D. Ciletti(2016). Digital Design with an Introducton to the Verilog HDL 5thedition
연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안
김영진(2007). Hierarchical Modeling Concepts.

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