서강대학교 디지털논리회로실험 6주차 결과보고서

안녕하세요!! 평생 행복 하고픈 콘텐츠 마케터 입니다.

오늘은 해피캠퍼스에서 발췌한 “서강대학교 디지털논리회로실험 6주차 결과보고서” 내용을 정리하여 알려드립니다.

목차

1. 실험목적
2. 배경이론 및 실험방법
3. 실험결과
4. 결과분석 및 토의
5. 검토사항
6. 참고문헌

 

본문내용일부

1. 실험목적
1) Flip-flop의 종류를 파악하고 각각의 동작원리를 이해한다.
SR-, D-, JK- flip-flops
Set up time과 hold time에 대해 이해한다.
2) Resisters의 동작원리를 이해한다.
3) ISE의 simulation 기능에 대해 배운다.

2. 배경이론 및 실험방법
Sequential logic circuit(순차논리회로)는 그 출력이 현재 입력 뿐만 아니라 이전 상태들의 영향을 받는 논리회로를 의미한다. Latch와 flip-flop은 순차논리회로 설계의 기본이 되는 function block들이다. Flip-flop은 한 clock신호에 따라 입력상태가 sample이 되어 출력의 상태를 변화시킨다. Latch는 모든 입력 신호변화에 대해 clock과 관계없이 출력이 언제든지 변화된다. 이렇듯 이 두 block들은 미묘한 차이가 있으나, 일부 책에서는 구분하지 않고 혼용하여 사용하기도 한다.
SR-Latch는 가장 기본적인 latch로 set과 reset기능을 탑재하고 있다. 회로와 function table는 다음과 같다.
S만 HIGH일 경우에는 Q만 HIGH가 되고, R만 HIGH경우에는 /Q만 HIGH가 된다. 그러나 SR-latch에는 한 가지 문제가 존재하는데, 그것은 S=R=1일 때 S와 R을 모두 0으로 만들면 다음상태를 예측하기 어렵다. 이 상태를 Oscillate 상태라고 부른다.
D-latch는 SR-latch에서 발생한 문제를 해결한 latch로 clock이 HIGH상태일 경우에만 D의 신호에 따라 Q가 동작한다. 만약 clock이 LOW상태라면, Q의 이전상태를 유지하게 된다. 회로와 function table은 다음과 같다.
모든 latch들은 propagation delay가 존재하는데, 이로 인해 D-latch에서는 새로운 문제가 발생한다. Delay로 인해 clock에는 D신호에 대해서 setup time과 hold time이 존재하는데, 전자는 falling edge이전 구간

 

참고문헌

디지털논리회로 실험교재, 서강대학교 전자공학과 lab6
S. Brown and Z. Vranesic, “Fundamentals of Digital Logic with VHDL Design,’ 3 rd edition, McGraw-Hill, 2009.

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