[서울시립대] 전자전기컴퓨터설계실험2 / Lab04(예비) / 2021년도(대면)

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오늘은 해피캠퍼스에서 발췌한 “[서울시립대] 전자전기컴퓨터설계실험2 / Lab04(예비) / 2021년도(대면)” 내용을 정리하여 알려드립니다.

목차

1. Introduction
2. Materials and Methods
3. Prelab
4. Reference

 

본문내용일부

1. Introduction
가. 실험의 목적
Verilog HDL 언어를 사용하여 Combinational Logic을 설계 및 실험하고, 설계한 로직을 시뮬레이션하기 위한 벤치를 작성하고 장비로 동작을 확인한다.

나. 실험 이론
(1) Net 자료형
a. Net 자료형: 소자간의 물리적인 연결을 추상화
- wire, tri, wand, wor, triand, trior, supply0, supply1, tri0, tri1, trireg
- Default 자료형 : 1비트의 wire
- 논리 게이트나 모듈 등의 하드웨어 요소들 사이의 물리적 연결을 나타냄
- 연속 할당문(continuous assignment), 게이트 프리미티브 등과 같은 구동자(driver)의 값에 의해 net의 값이 연속적으로 유지됨 : 값을 저장하지 않음 (단, trireg net는 예외)
- 구동자가 연결되지 않으면, default 값인 high-impedance (z)가 됨 : 단, trirdg net는 이전에 구동된 값을 유지
- default 초기값은 z (trireg net는 default 초기값으로 x를 가짐)

<중 략>

3. Prelab
(1) always 구문과 initial 구문의 차이점에 대하여 조사하시오.
a. always 구문
- Behavioral modelling에 사용되며, 형식은 다음과 같다.
always [@(sensitivity_list)] begin
blocking_or_nonblocking statements;
end
- @(sensitivity_list)는 always문의 실행을 제어
① sensitivity_list(감지신호목록)에 나열된 신호들 중 하나 이상에 변화(event)가 발생했을 때 always 내부에 있는 begin – end 블록의 실행이 트리거됨
② begin – end 블록은 절차형 문장들로 구성
③ blocking 할당문 또는 nonblocking 할당문에 따라 실행 방식이 달라짐
④ 시뮬레이션이 진행되는 동안 무한히 반복 실행됨

 

참고문헌

서울시립대학교 전자전기컴퓨터설계실험2 실험 교안
M. Morris Mano, Michael D. Ciletti(2016). Digital Design with an Introducton to the Verilog HDL 5thedition
연세대학교 정보통신용 SoC설계연구실 Verilog 문법 교안
정보통신기술용어해설 Binary Negative Number Representation, Signed Magnitude, Sign and Magnitude, Two's Complement, One's Complement
김영진(2007). Hierarchical Modeling Concepts.

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